1楼：
verilog hdl是目前应用最为广泛的硬件描述语言．verilog hdl可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，**验证和时序分析等。 verilog hdl适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． verilog hdl进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． verilog hdl是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述asics和fpga的设计之用。verilog 的设计者想要以 c 编程语言为基础设计一种语言，可以使工程师比较容易学习。
verilog 是由en:gateway design automation公司于大约1984年开始发展。gateway design automation公司后来被 cadence design systems于1990年所购并。
现在 cadence 对于 gateway 公司的 verilog 和 verilog-xl 模拟器拥有全部的财产权。
如果您是专用集成电路（asic）设计人员，则必须首先掌握verilog，因为在ic设计领域，90％以上的公司都是采用verilog进行ic设计。
设计人员通过计算机对hdl语言进行逻辑**和逻辑综合，方便高效地设计数字电路及其产品。
2楼：狂飙20码
硬件描述语言的一种，这种语言主要描述芯片和硬件实现之用。
3楼：匿名用户
基于fpga的开发语言，是一种硬件描述语言，学会后￥￥￥多多
在verilog语言中#是什么意思?
4楼：
前**用的，无法综合的。
例如：#5 data_in = data_tmp;
就是延迟5个时间单位后
，在进行复制。
具体延迟多少，得看你的 timescale`timescale n/n
根据这个来看你具体延迟的时间
5楼：爱露
verilog hdl是一种硬件描述语言（hdl:hardware description language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
#1 a=1;#表延迟，延迟一个时间单位后执行a=1;语句
#1 b=1; 延迟一个时间单位后执行b=1;语句
6楼：匿名用户
这得分情况的，如果出现在赋值语句前面或者中间，表示延时，比如：
#5 variable1 = ***x;
varibale2 = #6 ***x;
如果出现在模块实例化的时候，既可以表示延时，又可以表示对模块内部parameter的重新赋值，比如：
对于门电路，表示延时：nand #(3,4) nand1(a,b,c)->输入a，b各延时3和4个单位
对于一般模块，表示对parameter的重新复制，如：
你定义了而一个子模块：
module sub_module（clk,rst,....);
parameter width=8;
parameter addr=5;
.....
...endmodule
然后在一个顶层模块中实例化sub_module，但是你要改变sub_module中定义的parameter值，可以这样：
sub_module #(32,6) u1(clk,rst.....);
这样的话，width和addr就分别为32和6了
7楼：邰怀蕾范掣
@英文为
at,就是表示条件，即当(
posedge
clock
)时候@一直翻译为at的，其实和邮箱地址中的@一样，不过就是邮箱中的@表示位置而已
8楼：匿名用户
延迟#1 延迟1个定义的时间单位
#2 延迟2个定义的时间单位
。。。。
9楼：匿名用户
前**用的，无法综合的。
for（i=1；i++；）
5个时间单位后a去反就实现了a的数据的定义，就不用在**的时候手动设定波形了。
10楼：匿名用户
表示时延的意思，例如 #3表示延迟3个单位时间，#0表示延迟0个时间单位
11楼：匿名用户
延时符号，产生波形时用
如何学习verilog 语言？
12楼：匿名用户
先还是学好verilog语言吧
13楼：百度网友
希望能对你的学习有帮助！
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