1楼：匿名用户
数字地与模拟地区别
很多人分不清模拟地与信号地的区别,有时候也就不区分数字地与模拟地
,但这样就使得电路质量下降,
影响了电路的性能: 模拟电路涉及弱小信号,但是数字电路门限电平较高,
对电源的要求就比模拟电路低些.既有数字电路又有模拟电路的系统中,数字电路产生的噪声会影响模拟电路,
使模拟电路的小信号指标变差,
克服的办法是分开模拟地和数字地. 对于低频模拟电路,除了加粗和缩短地线之外,
电路各部分采用一点接地是抑制地线干扰的最佳选择,
主要可以防止由于地线公共阻抗而导致的部件之间的互相干扰. 而对于高频电路和数字电路,
由于这时地线的电感效应影响会更大,一点接地会导致实际地线加长而带来不利影响
,这时应采取分开接地和一点接地相结合的方式. 另外对于高频电路还要考虑如何抑制高频辐射噪声,方法是:尽量加粗地线,以降低噪声对地阻抗;
满接地,即除传输信号的印制线以外,其他部分全作为地线
.不要有无用的大面积铜箔. 地线应构成环路,以防止产生高频辐射噪声,但环路所包围面积不可过大,
以免仪器处于强磁场中时,产生感应电流.但如果只是低频电路,则应避免地线环路.数字电源和模拟电源最好隔离,地线分开布置
,如果有
a/d,则只在此处单点共地. 低频中没有多大影响,但建议模拟和数字一点接地.高频时
,可通过磁珠把模拟和数字地一点共地. 如果把模拟地和数字地大面积直接相连,会导致互相干扰.不短接又不妥
,理由如上有四种方法解决此问题:1,用磁珠连接;2,用电容连接;3,用电感连接;4,
用0欧姆电阻连接. 磁珠的等效电路相当于带阻限波器,只对某个频点的噪声有显着抑制作用,
使用时需要预先估计噪点频率,以便选用适当型号.
对于频率不确定或无法预知的情况,磁珠不合. 电容隔直通交
,造成浮地. 电感体积大,杂散参数多
,不稳定. 0欧电阻相当于很窄的电流通路,能够有效地限制环路电流,
使噪声得到抑制.电阻在所有频带上都有衰减作用(0
欧电阻也有阻抗),这点比磁珠强. 在具体的电路pcb设计中,必须了解电磁兼容(emc)
的两个基本原则:第一个原则是尽可能减小电流环路的面积;第二个原则是系统只采用一个参考面.相反,如果系统存在两个参考面,就可能形成一个偶极天线(
注:小型偶极天线的辐射大小与线的长度,
流过的电流大小以及频率成正比);而如果信号不能通过尽可能小的环路返回,就可能形成一个大的环状天线(注:
小型环状天线的辐射大小与环路面积,流过环路的电流大小以及频率的平方成正比
).在设计中要尽可能避免这两种情况. 复杂混合信号pcb设计是一个复杂的过程
,设计过程要注意以下几点: 1.
将pcb分区为独立的模拟部分和数字部分.
2.合适的元器件布局.
3.a/d转换器跨分区放置. 4.
不要对地进行分割.在电路板的模拟部分和数字部分下面敷设统一地. 5.
在电路板的所有层中,数字信号只能在电路板的数字部分布线. 6.在电路板的所有层中
,模拟信号只能在电路板的模拟部分布线.
7.实现模拟和数字电源分割.
8.布线不能跨越分割电源面之间的间隙. 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上.
10.分析返回地电流实际流过的路径和方式
. 11.采用正确的布线规则
.首先说io standard：这个是用于支持对应不同的电平标准。fpga io口的电压由io bank上的vcc
引入。一个bank上引入3.3v ttl电平，那么此时整个bank上输出3.3v的ttl
电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在io口上加载正确的上拉/
下拉电阻。只要你设置完成，quartus会按照你的电平标准自动布线。
第二是io bank：你在quartus pin planner 的top view下右键然后点击 show io banks
，这个时候就会看到fpga的管脚被几种颜色划分开了。一种颜色下的io口代表一组bank。你在吧管脚的location
约束完成以后。io bank会自动填充完毕的。
第三是group：group就是你所输出的信号的名字啦。比如你有一组信号叫**t。你对**t
的某一根赋值，那么。。这里的group会自动填充为**t 。
第四是reserved：这个是对管脚内部的io
逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是fpga在io
端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你io口前部的io区，quartus会自动给你生成一个三态门。
第五个是vref group：这个group是bank内部的细分区域，因为一个bank可能多达60
个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。
你的理解是正确的，另外，跨越io bank的信号没有问题。只是注意跨bank
的电平是否一致即可。对于跨io bank的延迟对于fpga而言没有多少延迟。
管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view
对于每个管脚的说明。大多数管脚是可以当做普通io使用的。只是有些特殊要求的时候。只可以使用对应的io
，比如差分输入，高时钟输入等等。这个是要参照对应器件的io
手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了io的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。
ogrjkpvmd
2009-09-11 22:35:05 一一回答，从简单到复杂。
首先说io standard：这个是用于支持对应不同的电平标准。fpga io口的电压由io bank上的vcc
引入。一个bank上引入3.3v ttl电平，那么此时整个bank上输出3.3v的ttl电平。设置这个第一是为了和
current strength一起计算功率。第二个是用于在io口上加载正确的上拉/
下拉电阻。只要你设置完成，quartus会按照你的电平标准自动布线。
第二是io bank：你在quartus pin planner 的top view下右键然后点击 show io banks
，这个时候就会看到fpga的管脚被几种颜色划分开了。一种颜色下的io口代表一组bank。你在吧管脚的location
约束完成以后。io bank会自动填充完毕的。
第三是group：group就是你所输出的信号的名字啦。比如你有一组信号叫**t。你对**t
的某一根赋值，那么。。这里的group会自动填充为**t 。
第四是reserved：这个是对管脚内部的io
逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是fpga在io
端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你io口前部的io区，quartus会自动给你生成一个三态门。
第五个是vref group：这个group是bank内部的细分区域，因为一个bank可能多达60
个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。
你的理解是正确的，另外，跨越io bank的信号没有问题。只是注意跨bank
的电平是否一致即可。对于跨io bank的延迟对于fpga而言没有多少延迟。
管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view
对于每个管脚的说明。大多数管脚是可以当做普通io使用的。只是有些特殊要求的时候。只可以使用对应的io
，比如差分输入，高时钟输入等等。这个是要参照对应器件的io
手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了io的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。
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