1楼：我爱深蓝色天空
中间关于hex_r的if else就是
case(hex_dig_r)
4'b0000: hex_dig_r=4'b0001;
4'b0001:hex_r<=8'b10000110;
4'b0010: hex_r<=8'b11011011;
4'b0100: hex_r<=8'b11001111;
4'b1000: hex_r<=8'b11100110;
最后hex=hex_r
hex_dig=~hex_dis_r
**貌似不太全，大概就是在10000次时钟内，先对hex_dig_r进行清零，然后判断它的值进行移位或是对hex_r赋值
verilog 中seg7是什么意思？ 5
2楼：匿名用户
你把完整的程序贴上来看看，估计是在数码管上显示的控制变量。
verilog中dig_r<={dig[6:0],dig[7]}是什么意思
3楼：匿名用户
把dig 的低六位 dig[6:0]赋值到dig_r的高六位dig_r[7:1]，dig的最高位赋值到dig_r的最低位，{}是位拼接符。
verilog 中clk，rst，ena信号各起什么作用，请详细描述一下
4楼：
提出这个问题，说明你完全是个门外汉，建议先找本硬件基础的书（如数字逻辑电路）看看，然后再提问题。
急!谁帮我看一下这段verilog**什么意思?
5楼：无敌赵小静
always @ (posedge clk or negedge rst_n) 意思是在时钟的上升沿或复位的下降沿会执行下面的操作
begin
if(!rst_n) 如果复位（rst_n这个信号为低电平） 那么下面三个信号为0
begin
send_req_0 <= 0;
send_req_1 <= 0;
send_req_2 <= 0;
endelse 否则（rst_n这个信号不为低电平） 那么下面三个信号赋三个不同的值
begin
send_req_0 <= send_req;
send_req_1 <= send_req_0;
send_req_2 <= send_req_1;
endend
assign pos_send_req = send_req_1 & (~send_req_2); 这个跟上面的always 块是分开的，是pos_send_req 信号的值为send_req_1 & (~send_req_2)
verilog中的case语法使用，求助！
6楼：宋桓公
是不是没写endcase啊, 每个加上begin endcase(ihex)
4'b0000:
begin
seg1=7'b1100110;
seg2=7'b0111111;
seg3...
end4'b0001:
begin
seg1=7'b1100110;
seg2=7'b0111111;
seg3...
endendcase
7楼：黑炎之龙斩者
case(ihex)
=14’11001100111111;
.....
endcase
8楼：检霁杜鹍
默认是的。包括if
else
也是一样。
但是可以利用begin
end结构让其执行中间所有的语句。
不知道你是不是这个意思，欢迎追问~
用verilog写了一个智能小车循迹模块 能不能有大神帮忙看一下，急求，谢谢！现在没有财富值，多谢多谢
9楼：匿名用户
不用看了，自己检查格式，每个begin对应一个end case 对应一个endcase 逐一检查你就知道错在哪了。**习惯不好造成的。
我有一端verilog截位程序不太明白，请高手帮忙指点一下！（着急） 100
10楼：匿名用户
程序本身不难，就看它要实现的意义了，reset就不解释了
如果din[30]=1，dout=din[30:15]+din[14]
否则，dout=0111 1111 1111 1111
11楼：匿名用户
该**有问题，应该改为
dout_tmp = + din[15];
通过dout_tmp[16:15]全
0 和 全1 判断是否溢出，如内果全0 和 全1，表示无溢出，直接输出容dout_tmp[15:0]
否则有溢出，则根据 符号位 判断正数溢出还是负数溢出如果正数溢出，则低位全1
如果负数溢出，则低位全0
即可 。
请大神详解一下这张验光单,请大神解读下此验光单的详细数据 150
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谁能解释一下这个程序C,谁能帮忙详细解释一下这个C语言程序~~要详细的哦~
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在物理中action是什么意思,中action是什么意思？哪位老师能帮忙详细解答一下？
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