1楼：时间而已丶
不属于结构测试
bist是内建自测试，一般有rambist、flashbist等，它是内部集成专门测试算法，同时还包括测试控制电路，输出结果比较等电路，它是芯片中实际电路；
scan是一种结构性测试，它将芯片内部的寄存器替换成专门的寄存器，然后连接成1条链或多条，这种方式只需要在输入端输入pattern，在输出端对比输出即可，它不care芯片功能，可以节省很多测试case开发时间，同时也减少测试时间。
2楼：
scan是把寄存器添加一条有别于function的通路，然后把若干寄存器首尾串联起来，增强时序电路的可控性和可观测性。
bist是一个专门用于测试的电路模块，能够直接产生测试激励和检测测试响应。
芯片测试 bist属于结构测试吗？
3楼：时间而已丶
不属于结构测试
bist是内建自测试，一般有rambist、flashbist等，它是内部集成专门测试算法，同时还包括测试控制电路，输出结果比较等电路，它是芯片中实际电路；
scan是一种结构性测试，它将芯片内部的寄存器替换成专门的寄存器，然后连接成1条链或多条，这种方式只需要在输入端输入pattern，在输出端对比输出即可，它不care芯片功能，可以节省很多测试case开发时间，同时也减少测试时间。
在芯片测试中scan和bist有什么区别
4楼：匿名用户
scan是把寄存器添加一条有别于function的通路，然后把若干寄存器首尾串联起来，增强时序电路的可控性和可观测性。
bist是一个专门用于测试的电路模块，能够直接产生测试激励和检测测试响应。
芯片测试的面临问题
5楼：人生如梦
此外，测试软件也面临着深亚微米工艺和频率不断提高所带来的新的测试问题。过去测试静态阻塞故障的atpg测试模式已不再适用，在传统工具上添加功能模式却难以发现新的故障。较好的方式是，对过去的功能模式组进行分类以判断哪些故障无法检测，然后创建atpg模式来捕获这些遗漏的故障类型。
随着设计容量的增大以及每个晶体管测试时间的缩短，为了找到与速度相关的问题并验证电路时序，必须采用同步测试方法。 同步测试必须结合多种故障模型，包括瞬变模型、路径延迟和iddq。
业界一些公司认为，将阻塞故障、功能性故障以及瞬变/路径延迟故障结合起来也许是最为有效的测试策略。对深亚微米芯片和高频率工作方式，瞬变和路径延迟测试则更为重要。
要解决同步测试内核时的ate精度问题，并降低成本，就必须找到一种新的方法，这种方法能简化测试装置的接口 (瞬变和路径延迟测试要求测试装置接口处时钟准确)，同时能保证测试期间信号有足够的精确度。
由于soc内存块中极有可能存在制造缺陷，因此存储器bist必须具备诊断功能，一旦发现问题，存在缺陷的地址单元就可以映射到备用地址单元的冗余内存，检测出的故障地址将放弃不用，避免舍弃整个昂贵的芯片。
对小型嵌入式内存块进行测试，无需另加门电路或控制逻辑。例如，向量转换测试技术可将功能模式转换为一系列的扫描模式。
与bist方法不同，旁路内存块的功能输入不需要额外的逻辑电路。由于不需要额外的测试逻辑，soc开发工程师可复用过去形成的测试模式。
高级atpg工具不仅能并行测试宏而且能够确定是否存在冲突，以及详细说明哪些宏可并行测试，哪些宏为什么不可以并行测试。此外，即使宏时钟与扫描时钟相同(如同步存储器)，这些宏也可得到有效测试。
ic芯片的测试覆盖率是怎么算的
6楼：鱼人月行者
首先，要分清测试和验证的区别。验证，是用来确认设计的电路符合要求的流程。而测试，是用来确认某一颗芯片是否存在个体缺陷的过程。
验证过程的覆盖率统计是基于rtl**的，通常分为**覆盖率，分支覆盖率，状态机覆盖率等等，以及在此之上针对芯片需求抽象出来的功能覆盖率。覆盖率当然是越高越好，这样缺陷被提前发现的可能性才会高，芯片生产出来的bug就少。验证用例优化的一个方向也是用最少的用例和时间达到最高的覆盖率。
如果有某个芯片缺陷没有被验证覆盖到，那么之后生产出来的每个芯片都会有同样的问题。
而测试过程的覆盖率是通过在设计中加入的scan和bist逻辑（所谓dft）实现的，覆盖率在后端阶段有专门的工具进行统计。scan的功能是确认芯片中的寄存器和组合逻辑是否正确。bist是用于确认memory块有没有坏点。
所以scan和bist覆盖率的含义就是芯片中多少百分比的寄存器和逻辑门被连接到了scan链上，多少百分比的memory可以被测试到。在芯片生产时，机台会将芯片配置到设计好的测试模式下，对寄存器逻辑门和memory进行扫描，把功能不正常的芯片筛选出去销毁掉。如果芯片的dft覆盖不全，就有可能把个别坏的芯片当成好的交给客户，对客户造成影响，因此测试覆盖率都是要尽量提高的。
哪些存储器控制器芯片带有bist
7楼：
bist
[bist]
n. 阿拉伯学者
网 络阿拉伯学者； 内建自测试； 自测试； 折叠控制器为你解答，敬，
如果本题还有疑问请追问，good luck!
芯片测试的介绍
8楼：辣椒
设计初期系统级芯片测试。 soc的基础是深亚微米工艺，因此，对soc器件的测试需要采用全新的方法。由于每个功能元件都有其自身的测试要求，设计工程师必须在设计初期就做出测试规划。
芯片功能的常用测试手段或方法几种? 5
9楼：zzx梓
1、软件的实现
根据“成电之芯”输入激励和输出响应的数据对比要求，编写了可综合的verilog**。**的设计完全按照“成电之芯”的时序要求实现。
根据基于可编程器件建立测试平台的设计思想，功能测试平台的构建方法如下：采用可编程逻辑器件进行输入激励的产生和输出响应的处理；采用rom来实现dsp核程序、控制寄存器参数、脉压系数和滤波系数的存储；采用sram作为片外缓存。
2、 硬件的实现
根据功能测试平台的实现框图进行了原理图和pcb的设计，最后设计完成了一个可对“成电之芯”进行功能测试的系统平台。
10楼：好可怜地人儿
下面以一种系统芯片的功能测试为例
一、【功能测试平台的构建】
(本设计的功能测试主要采用基于可编程器件建立测试平台。)
“成电之芯”主要有以下几类接口：36位的输入信号总线input，用来为芯片提供初始输入激励；32位的初始化数据总线initial_bus，用来为芯片提供dsp核程序、控制寄存器参数、脉压系数和滤波系数；48位的片外缓存数据总线iq1和iq2，用于将脉冲压缩的结果传送到片外缓存；28位的求模或取对数输出总线log_out，用于输出脉冲压缩或滤波运算后的求模或取对数结果；56位的滤波结果输出fir_i_out(28位)、fir_q_out(28位)，用于输出mti或mtd处理后的结果；16位的hd数据总线，用于输出dsp核处理后的结果。
根据基于可编程器件建立测试平台的设计思想，功能测试平台的构建方法如下：采用可编程逻辑器件进行输入激励的产生和输出响应的处理；采用rom来实现dsp核程序、控制寄存器参数、脉压系数和滤波系数的存储；采用sram作为片外缓存。基本测试框图如图3所示。
根据“成电之芯”的要求，芯片需要外部提供136 k 32bit的存储空间为其提供脉压系数和滤波系数，同时需要其它的一些存储空间为芯片存储片外的dsp核程序和控制寄存器。
由于做mtd滤波时，每个相参处理间隔的数据量最大为2m深度，所以片外必须准备两片深度为2m，数据宽度为48位的sram作为芯片的片外缓存。
除此之外，芯片需要外界输入数据和控制信号，并且需要接收芯片的输出数据。这部分的功能可通过可编程逻辑器件来完成。
通过以上分析，c***p芯片功能测试平台选用了两片sst39vf3201来做它的片外初始化存储器、6片gs832018来做它的片外缓存、一片xc3s5000来产生它的时序控制信号以及和外部接口的控制逻辑、两片mt48lc4m32用做它的输出缓存、两片sst39vf3201来做它的输入数据存储器，另外还选用了一个ad和一个da芯片来实现与外界的数据通信。实现框图如图4所示。
二、【测试平台的实现】
1软件的实现
根据“成电之芯”输入激励和输出响应的数据对比要求，编写了可综合的verilog**。**的设计完全按照“成电之芯”的时序要求实现。
2 硬件的实现
根据功能测试平台的实现框图进行了原理图和pcb的设计，最后设计完成了一个可对“成电之芯”进行功能测试的系统平台。实物图如图5所示。
11楼：匿名用户
手动，或是量大用设备