1楼：匿名用户
用的是xinlinx fpga的板子吧，绝大多数 xilinx的内部逻辑，（也就是不是真正i/o端口的所有逻辑）都是不支持tristate的，你如果了解fpga单元的原理就知道为什么了，所以编译综合的程序没办法，只能把你的tristate 用逻辑1替换掉了。
你想实现tristate，就只能在i/o端口上做，没其他选择。
2楼：匿名用户
三态门只有输出端口才能用！
在xilinx的fpga中能不能实现内部的三态
3楼：匿名用户
fpga中的逻辑单元都具有三态输出的功能，因此是可以实现内部三态的。
问一下verilog中三态门的实现问题。
4楼：匿名用户
一般对于双向的数据总线来说，在系统中会有多个设备来驱动它的现象。
如果一个设备不用总路线时，不把它驱动为高阻态，在另一个设备要使用数据线时，就会出现多驱动的现象，在电路上会出现半高的电平，从而不知道这数据到底是1还是0了。
所以你注释掉的那一句其实是非常有必要的。
所以这一句af_data <= qout; 是不能这样写的。
还是得用这种，总线使能加中间变量的方法。
assign af_data = (!data_dir)?qout:8'bzzzzzzzz;
5楼：匿名用户
inout [7:0] af_data;
改为 inout reg [7:0] af_data; 就可以了
已测试过，望及时采纳
怎样编写verilog调用xilinx virtex-4中的专用进位链？
6楼：匿名用户
http://****xilinx.***/support/documentation/sw_manuals/xilinx13_1/virtex4_hdl.pdf
xilinx怎么用？还有那lisence怎么拿呀？我只是想单纯地编一下verilog，然后综合出电路图。
7楼：匿名用户
还是用lattice diamond吧，
可以到http://****latticesemi.***/zh-**
xilinx ise编写verilog语言问题
8楼：匿名用户
verilog中是严格区分大小写的，因为库中定义的就是大写的，所以你写成小写的肯定会报错
怎么在xilinx的ise里用verilog写这一段
9楼：汉语拼音
这不就是verilog的吗。。除了最后那段儿。
10楼：有钱任性轻狂
楼主知道了吗？我也想问问t t
verilog中使用乘法运算符的问题 20
11楼：匿名用户
verilog不像c语言，它不是高级语言，你写乘号有时是可以的，但是有时是不可以的，所以不要使用乘号，更不要使用除号，因为除法在fpga中是不能在一个周期之内出结果的。为什么有时可以有时不可以呢？因为用来综合你的程序的软件（例如xilinx 的xst）还没有那么智能，有时候它会根据你的乘号自动给你生成乘法器，但是有时不会，而且有时会生成错误的乘法器，除法器这个问题要更突出，所以不要使用乘除号，在参数定义中可以使用
用ise verilog编写的程序顶层模块视图显示不出来 5
12楼：
首先谢谢大家对此问题的关注。我用的是xilinx ise 软件并把电路图设为了顶层文件，我已经找到了一种方法解决这个问题，但同时还是出现一个小问题，无法**。希望各位高手赐教。
我的解决方法是：
在开始建工程时同一个模块必须是电路图模块，系统会自动将其设为顶层文件，在这的基础上再加模块就没有上述问题了。但就是不能**了，**时要么提示出错，但下到开发板上能正常运行。不知道为什么？
。原因：送话器受潮，导电胶接触不良。主要是讲
数字电路逻辑门中的三态门,数字电路 三态门电路 是什么原理？什么真值表？？什么用？？一定采纳
1楼 匿名用户 三态门，三态电路是一种重要的总线接口电路。这里的三态，是指它的输出既可以是一般二值逻辑电路的正常的 0 状态和 1 状态，又可以保持特有的高阻抗状态，第三种状态 高阻状态的门电路 高阻态相当于隔断状态 。 处于高阻抗状态时，其输出相当于断开状态，没有任何逻辑控制功能。 三态电路的输出...
请问哈懂数电的同学，双向三态门是个什么东西，怎么用
1楼 匿名用户 数字电子技术要学的东西 三态门，是指逻辑门的输出除有高 低电平两种状态外，还有第三种状态 高阻状态的门电路 高阻态相当于隔断状态。 三态门都有一个en控制使能端，来控制门电路的通断。 2楼 匿名用户 双向端口 实际上就是三态门 通过一个使能信号来控制三态门打开还是关闭 当打开时将内部...